머리말
제1장 集積回路技術 ... 11
   1.1 실리콘 ... 16
   1.2 集積回路製造 ... 18
   1.3 厚膜回路 ... 24
   1.4 薄路回路 ... 26
제2장 에너지帶와 結晶特性 ... 28
   2.1 原子의 電子構造 ... 28
   2.2 結晶의 에너지帶 構造 ... 31
   2.3 結晶構造 - 실리콘 ... 34
   2.4 結晶缺陷 ... 49
      2.4.1 點缺陷 ... 50
      2.4.2 轉位 ... 51
   2.5 缺陷이 電子的 特性에 미치는 영향 ... 55
   2.6 結晶成長 ... 56
   2.7 플로팅 존 공정 ... 59
제3장 狀態圖와 固溶度 ... 64
   3.1 狀態圖의 種類 ... 64
   3.2 超小形電子工學에 중요한 系 ... 69
   3.3 固溶度 ... 74
제4장 擴散과 이온 注入 ... 77
   4.1 擴散의 種類 ... 78
   4.2 피크의 第1法則 및 第2法則 ... 80
   4.3 擴散係數 ... 82
   4.4 固溶度 ... 84
   4.5 피크의 第 2 法則의 解 ... 85
      4.5.1 補誤差函分布 ... 85
      4.5.2 가우스 分布 ... 86
   4.6 擴散層의 評價 ... 90
      4.6.1 面抵抗 ... 91
      4.6.2 접합깊이 ... 93
      4.6.3 表面濃度 ... 95
   4.7 이온 注入 ... 97
      4.7.1 이온 注入裝置 ... 98
      4.7.2 注入 이온의 分布와 飛程 ... 100
      4.7.3 格子傷과 어닐링 ... 103
      4.7.4 마스킹 技術 ... 104
      4.7.5 應用 ... 104
제5장 에피택셜膜의 成長과 特性 ... 108
   5.1 에피택셜膜의 成長 ... 109
   5.2 에피層의 不純物分布 ... 113
   5.3 에피택셜層의 缺陷 ... 119
제6장 p - n接合 다이오드 ... 124
   6.1 n - 형과 p - 형 실리콘 ... 125
   6.2 移動度 ... 130
   6.3 電荷 캐리어의 壽命時間 ... 133
   6.4 電氣傅導度와 드리프트 電流 ... 137
   6.5 擴散電流 ... 140
   6.6 平衡狀態의 p - n 接合 ... 141
   6.7 電壓이 인가된 p - n 接合 ... 144
      6.7.1 順方向 바이어스 ... 144
      6.7.2 逆方向 바이어스 ... 154
   6.8 逆方向 바이어스된 接合의 空乏層幅과 靜電容量 ... 160
   6.9 p - n 接合의 電壓 브레이크다운 現象 ... 167
   6.10 理想的인 모델로부터 벗어남 ... 172
      6.10.1 空乏層에서 發生과 再結合 ... 172
      6.10.2 表面準位에 基因하는 漏洩電流 ... 173
      6.10.3 高레벨 注入狀態 ... 175
제7장 바이폴러 트랜지스터(Bipolar transistor) ... 179
   7.1 트랜지스터의 基本動作 ... 181
   7.2 大信號動作 - 에버스 - 몰 모델 ... 183
   7.3 모델의 적용 한계와 수정 ... 200
      7.3.1 表面狀態 ... 201
      7.3.2 콜렉터 電流에 따른 베타(β_F)의 變化 ... 201
      7.3.3 電壓制限 ... 208
   7.4 小信號 트랜지스터 動作 - 혼성 - π모델 ... 210
      7.4.1 低周波 모델 ... 212
      7.4.2 高周波 모델 ... 214
      7.4.3 에미터 共通短絡回路電流利得 ... 216
   7.5 pnp 트랜지스터 ... 219
      7.5.1 基板 pnp 트랜지스터 ... 219
      7.5.2 래터럴 pnp 트랜지스터 ... 221
제8장 金層 - 酸化膜 - 半導體 시스템 ... 226
   8.1 실리카의 特性 ... 226
   8.2 실리카의 成長과 데포지션 ... 229
   8.3 실리카 特性 ... 230
   8.4 실리콘 窒化膜 ... 232
   8.5 半導體表面 ... 233
   8.6 실제의 金層 - 絶緣體 - 半導體 ... 238
   8.7 容量 - 電壓特性 ... 243
제9장 電界效果 트랜지스터 ... 249
   9.1 金層 - 酸化膜 - 半導體 FET(MOSFET) ... 250
      9.1.1 動作說明 ... 252
      9.1.2 n - 채널 인핸스먼트 - 모드 素子의 電流 - 電壓特性 ... 258
      9.1.3 MOSFET의 記號와 小信號 모델 ... 265
   9.2 接合電界效果 트랜지스터(JFET) ... 273
      9.2.1 動作說明 ... 274
      9.2.2 이상적인 JFET의 I - V 特性 ... 277
제10장 사진석판 기술(Lithography) ... 287
   10.1 바이폴러 마스크 레이아웃 ... 292
   10.2 電子 빔 蝕刻技術 ... 300
   10.3 레지스트(RESIST) ... 305
   10.4 마스크 얼라이너 ... 307
   10.5 포토프로세싱(Photoprocessing) ... 309
      10.5.1 濕式化學的 에칭(Wet Chemical Etching) ... 310
      10.5.2 乾式 플라스마 에칭(Dry Plasma Etching) ... 313
제11장 集積回路의 製作 ... 323
   11.1 기본적인 바이폴러 공정 ... 324
      11.1.1 웨이퍼 洗滌 ... 324
      11.1.2 매몰층(Buried Layer) ... 325
      11.1.3 에피택셜층(Epitaxial Layer) ... 328
      11.1.4 분리 영역의 형성과 확산 ... 328
      11.1.5 베이스 데포지션과 확산 ... 333
      11.1.6 에미터 데포지션과 확산 ... 333
      11.1.7 접촉용 창과 금속층 ... 337
      11.1.8 열분해 산화층 ... 340
      11.1.9 이온주입 기술 ... 341
      11.1.10 pnp 트랜지스터 ... 341
   11.2 디지털 응용 분야에 있어서의 바이폴러 프로세싱 ... 341
      11.2.1 깊은 n^+확산 ... 343
      11.2.2 쇼트키 클램프형 트랜지스터(Schottky Clamped Transistors) ... 344
      11.2.3 아이소플래너(Isoplaner) 공정 ... 346
   11.3 MOS공정 기술 ... 349
      11.3.1 금속 게이트 n채널 인핸스먼트 - 모드 MOSFET ... 351
      11.3.2 실리콘 게이트 NMOS 프로세싱 ... 355
      11.3.3 인핸스먼트형 드라이버  / 공핍형 인버터의 제작을 위한 프로세스 ... 358
      11.3.4 기판 바이어스(Substrate Bias) ... 362
      11.3.5 이중확산 MOS 트랜지스터(DMOS) ... 365
      11.3.6 相補 MOS(CMOS) 인버터 ... 366
      11.3.7 SOS - CMOS(Sillicon - on - Saphire CMOS Circuits) ... 369
찾아보기 ... 375