서론 ... ⅸ 역자의 말 ... xv 제1장 플래시 메모리의 탄생 1. 전기적 고쳐쓰기가 가능한 불휘발설 메모리 ... 2 2. 플래시 메모리 ... 11 제2장 3층 다결정 실리콘을 사용한 플래시 메모리 제1절 ... 18 1. 3층 다결정 실리콘을 사용한 플래시 ... 18 1.1 메모리셀의 구조 ... 18 1.2 동작 원리 ... 20 1.3 3층 다결정 실리콘형 메모리셀의 특징 ... 22 2. 3층 다결정 실리콘을 사용한 플래시 메모리의 제품 개요 ... 23 3. 프로그램 회로 기술 ... 23 3.1 프로그램계 회로 ... 23 3.2 프로그램시의 메모리셀의 동작점의 설정 ... 27 3.3 프로그램시의 전압 스트레스 ... 28 4. 소거 회로 기술 ... 31 4.1 블럭 소거 방식 ... 31 4.2 블럭 소거용 승압 회로 ... 32 5. 고속읽기 회로 기술 ... 34 6. 칩 레이아웃 설계 기술 ... 36 제2절 3층 다결정 실리콘을 사용한 플래시 메모리의 소자 공정 기술 ... 41 1. 메모리셀 기술 ... 41 1.1 메모리셀 동작 원리와 셀 구조 ... 41 1.2 프로그램 원리 ... 41 1.3 소거 원리 ... 51 2. 메모리셀 신뢰성 기술 ... 60 2.1 신뢰성 ... 61 2.2 산화막 신뢰성 기술 ... 62 제3장 2층 다결정 실리콘을 사용한 플래시 메모리 기술 제1절 2층 다결정 실리콘을 사용한 플래시 메모리 설계 기술 ... 68 1. 적층형 ... 70 1.1 소스 전류와 신뢰성 ... 70 1.2 과소거 대책 ... 73 2. 적층형 메모리의 기본 설계 ... 73 2.1 인텔사 256K, 1M 비트 플래시 메모리 ... 73 2.2 확인 회로 ... 78 2.3 소거 절환(切換)회로 ... 79 2.4 프로그램 부하선 ... 80 2.5 신뢰성 ... 81 3. 자동 프로그램 / 소거 ... 83 4. 시스템상의 과소거 대책 ... 87 4.1 과소거 방지를 위한 메모리 어레이 분할 ... 87 4.2 자기수렴형 소거법 ... 89 5. 고쳐쓰기의 고속화 기술 ... 89 5.1 다 바이트 동시 프로그램 기술 ... 89 5.2 플래시 프로그래밍 ... 93 6. 내부확인 / 프로그램 전압 ... 94 7. 여분 회로 ... 96 8. 센스앰프 ... 97 제2절 3층 다결정 실리콘을 사용한 플래시 메모리 블럭 소거 설계 기술 ... 102 1. 플래시 메모리에 대한 블럭 소거 ... 102 1.1 대용량화에 따른 사용상의 효율화 ... 102 1.2 칩에서의 소거불량의 감소 ... 104 2. 소거법의 차이에 의한 블럭 소거 기술 ... 105 2.1 플래시 메모리의 셀소거법 ... 105 2.2 블럭소거에 대한 셀 레이아웃 기술 ... 108 2.3 실제의 셀어레이 레이아웃 실례 ... 114 3. 블럭 소거 회로 기술 ... 119 3.1 소스 스위치 회로 ... 120 3.2 부전압 회로 기술 ... 121 3.3 워드 데코더 회로 ... 122 4. 정리와 금후의 과제 ... 125 제3절 2층 다결정 실리콘을 사용한 플래시 메모리의 5V 단일 전원 설계 기술 ... 127 1. 5V 단일전원화의 시도 ... 127 1.1 부전압 발생회로 ... 130 1.2 프로그램 전압 ... 138 1.3 읽기 전원 전압의 저전압화 ... 139 2. 블럭 소거의 실현 ... 140 2.1 이중 전원의 경우 ... 141 2.2 부게이트 소거의 경우 ... 146 2.3 소거게이트를 사용한 소스 데코드 방식 ... 152 2.4 플래시 파일 시스템 ... 153 제4절 2층 다결정 실리콘을 사용한 플래시 메모리의 디바이스 프로세스 기술 ... 156 1. 플래시 메모리의 동작 원리 ... 156 1.1 셀구조 ... 156 1.2 프로그램 ... 158 1.3 소거 ... 159 1.4 과잉소거 ... 161 1.5 [소거문턱치]분포의 제어와 자기수속법 ... 163 1.6 읽기 ... 167 2. 2층 다결정 플래시 메모리의 신뢰성 ... 167 2.1 게이트 간섭 ... 167 2.2 드레인 간섭 ... 168 2.3 신뢰성 ... 168 2.4 전하 retention ... 170 2.5 정공트랩의 영향 ... 172 2.6 Oxynitride ... 174 2.7 터널막의 특성 평가 ... 179 3. 대용량회로의 전망과 과제 ... 180 3.1 대용량회로의 추세 ... 181 3.2 소거 방식 ... 183 3.4 읽기 방식 ... 187 3.5 미세화의 제한 요인 ... 187 3.6 터널링막의 박막화 ... 188 3.7 ONO막의 박막화 ... 191 3.8 전원·그 외 ... 193 4. 플래시 메모리의 이점과 결점 ... 194 4.1 이점 ... 194 4.2 결점 ... 194 5. 플래시 메모리의 종류 ... 194 5.1 Seeq 형 ... 194 5.2 WSI 형 ... 195 5.3 SISOS 형 ... 195 5.4 T.I. 형 ... 196 5.5 FACE 형 ... 197 5.6 PB-FACE 형 ... 198 제5절 2층 다결정 실리콘을 사용한 플래시 메모리의 5V 단일 전원화 소자 공정 기술 ... 203 1. 단일 5V 전원화를 실현하는 경우의 과제 ... 203 2. 프로그램 전압의 단일 5V화 ... 204 2.1 셀의 미세화 ... 205 2.2 새로운 주입방법, 셀 구조 ... 207 2.3 Charge pump 승압 방식 ... 213 3. 소거 전압의 5V화 ... 213 3.1 게이트 부바이어스 방식 ... 215 3.2 승압 방식 ... 217 4. 단일 5V화가 셀특성과 신뢰성에 주는 영향 ... 217 4.1 프로그램 ... 218 4.2 소거 ... 219 4.3 신뢰성 ... 220 5. 터널링 프로그램, 터널링 소거형 셀 ... 221 6. 3.3V단일 전원화와 장래 ... 222 제4장 NAND형 플래시 메모리 제1절 NAND형 플래시 메모리의 설계 기술 ... 234 1. 4M비트 NAND형 EEPROM의 설계 기술 ... 234 1.1 메모리셀의 동작 ... 234 1.2 기본특성 및 동작타이밍 ... 236 1.3 코아부의 row계 회로 ... 239 1.4 코아부의 column계 회로 ... 242 1.5 승압 회로 ... 244 1.6 여분 회로 ... 247 1.7 명령 회로 ... 248 1.8 소거전압 방전 회로 ... 249 1.9 고전압 차단 회로 ... 249 1.10 테스트 모드 ... 250 2. 4M 비트 NAND형 EEPROM 테스트 칩의 설계 기술 ... 251 2.1 메모리셀의 동작 ... 251 2.2 코어부의 row계 회로 ... 253 2.3 Column계 회로 ... 255 제2절 NAND형 플래시 메모리의 소자 공정 기술 ... 256 1. 셀 구조 ... 258 1.1 기본 회로와 기본 프로세스 ... 258 1.2 셀 면적 ... 260 2. 읽기 동작 ... 262 3. 소거 방식 ... 265 4. 프로그램 방식 ... 274 4.1 프로그램시의 바이어스 관계 ... 274 4.2 프로그램시의 간섭 ... 277 4.3 '0'데이타 프로그램시의 시뮬레이션 ... 278 5. NAND형 플래시의 미세화 ... 282 5.1 워드선간 폭의 미세화 ... 282 5.2 비트선간 피치의 미세화 ... 283 5.3 셀의 축소 ... 285 제3절 NAND형 플래시 메모리의 3V 단일 전원 설계 기술 ... 289 1. NAND형 플래시 메모리의 기본 회로 구성 ... 289 1.1 소거 ... 289 1.2 프로그램 ... 291 1.3 읽기 ... 293 2. 메모리셀의 프로그램 특성 ... 294 3. 페이지마다 프로그램 확인 방식 ... 295 4. 비트마다 확인 방식 ... 296 5. 비트마다 확인 회로 ... 299 제4절 NAND형 플래시 메모리의 5V 단일 전원 소자 공정 기술 ... 304 1. 3V 단일전원화와 프로그램·소거방식 ... 304 2. 셀 문턱치전압의 불균일 요인 해석 ... 305 3. 셀 문턱치전압의 분포폭을 줄이는 프로그램 방식 ... 307 3.1 칩마다 확인 ... 307 3.2 비트마다 확인 ... 307 제5장 플래시 메모리의 신뢰성 기술 제1절 플래시 메모리의 고쳐쓰기 회로 ... 314 1. 절연막의 써넣기·소거에 의한 열화 ... 314 1.1 처음에 ... 314 1.2 Si 기판상의 터널산화막의 신뢰성 ... 316 1.3 폴리실리콘 산화막의 신뢰성 ... 322 1.4 MNOS막의 신뢰성 ... 322 2. 프로그램 회수와 메모리셀의 신뢰성 ... 323 제2절 불휘발성 메모리셀에 대한 밴드간 터널 현상의 해석 ... 327 1. Sub-Breakdown 현상의 불휘발성 메모리셀로의 영향 ... 327 2. 밴드간 터널현상의 종래 모델의 문제 ... 330 3. 밴드간 터널현상의 개량 모델 ... 331 4. 밴드간 터널현상을 제어하는 소자 설계 지침 ... 340 제3절 Flash형 EEPROM의 데이터 고쳐쓰기 횟수의 한계 ... 347 1. 데이터 소거동작시의 열화 현상 ... 347 1.1 소거동작의 터널산화막의 열화 모델 ... 347 1.2 소거동작시의 게이트 전류의 해석 ... 349 2. 메모리셀의 데이터 고쳐쓰기 특성 ... 352 2.1 데이터 고쳐쓰기 특성 향상의 지침 ... 352 2.2 터널 산화막 열화의 채널길이 의존성 ... 353 2.3 데이터 고쳐쓰기 특성의 한계 ... 357 제4절 플래시 메모리의 한방향 터널과 양방향 터널전류의 신뢰성에 미치는 영향 ... 360 1. 프로그램 소거방식 ... 361 2. FN 터널 전류에 의해 발생하는 저전계 누설 전류 ... 361 3. 프로그램 / 소거를 반복한 후의 전계가속 데이터 retention ... 366 4. 데이터 retention ... 370 5. TDDB ... 373 제6장 플래시 메모리의 신뢰성 기술 1. 플래시 EEPROM의 시장을 연 3층 다결정 실리콘을 사용한 플래시 메모리 ... 380 2. 플래시 EEPROM 시장의 예측 ... 384 3. NAND형 EEPROM의 응용 기술 ... 386 맺음말 ... 394