Part 1 HBE-COMBO 처음 사용하기 ... 1
   Chapter 1. HBE-COMBO란 ... 3
      1. HBE-COMBO 구성 ... 3
      2. HBE-COMBO 사용하기 ... 4
      3. HBE-COMBO의 3가지 동작 특성 ... 7
   Chapter 2. 보드 환경 및 구성 ... 9
      2.1. 보드 환경 ... 9
        2.1.1. PC 및 소프트웨어 사용요건 ... 9
        2.1.2. FPGA 디바이스규격 ... 10
        2.1.3. Configuration ROM 규격 ... 10
        2.1.4. 보드 구성 및 각 부분 명칭 ... 11
      2.2. 보드 구성 및 기능 ... 14
        2.2.1. SW_□ ... 14
        2.2.2. 버스 스위치의 입력 ... 14
        2.2.3. LED□ ... 15
        2.2.4. SEG_□ ... 15
        2.2.5. Text LCD(20×2 Line) ... 17
        2.2.6. Dot matrix LED ... 21
        2.2.7. ROM과 RAM ... 23
        2.2.8. RS232(시리얼) 포트 ... 24
        2.2.9. VGA 포트 ... 24
        2.2.10. PS2 포트 ... 26
        2.2.11. 입출력 장치별 FPGA 핀 할당 ... 27
Part 2 Quartus Ⅱ 6.1 설치 및 활용 ... 35
   Chapter 1 Setup and Licensing ... 37
      1.1. Download 및 설치 ... 38
      1.2. License 등록하기 ... 46
   Chapter 2 Altera Quartus Ⅱ 6.1 Graphic Editor와 HBE-Combo 사용법 ... 51
      2.1. Altera Quartus Ⅱ 사용법 ... 52
        2.1.1. New Project 작성 5단계 ... 52
        2.1.2. Gpahic Editor 불러오기 ... 55
        2.1.3. 새로운 파일명 저장하기 ... 56
        2.1.4. 심벌 불러오기 ... 57
        2.1.5. 심벌 복사하기 ... 61
        2.1.6. 게이트들의 입출력 노드 연결하기 ... 62
        2.1.7. 심벌들의 입출력 노드에 이름 부여하기 ... 64
        2.1.8. 설계한 회로 컴파일하기 ... 65
        2.1.9. 설계한 회로를 심벌로 만들기 ... 67
      2.2. 4bit up／down counter 설계 ... 68
        2.2.1. Project 명 설정하기 ... 68
        2.2.2. 회로 설계 ... 71
        2.2.3. 시뮬레이션 ... 79
        2.2.4. HBE-Combo 보드 구성하기 ... 87
        2.2.5. 하드웨어 동작 테스트 ... 92
Part 3 Verilog HDL의 기초 및 활용 ... 95
   Chapter 1. Verilog HDL의 기초 및 활용 ... 97
      3.1. HDL(Hardware Description Language)의 장점 및 단점 ... 97
      3.2. Verilog HDL의 "wire" 기능 ... 99
      3.3. Verilog HDL의 포트선언과 벡터 지정 ... 100
      3.4. Verilog HDL 연속(Continuous)할 당문 ... 100
      3.5. Verilog HDL if ∼else 구문 ... 101
      3.6. 행위수준 모델링 always 구문 ... 101
      3.7. Verilog HDL의 상수선언 ... 101
      3.8. Verilog HDL의 블록킹대입문(＝)과 Non 블록킹대입문(〈＝) ... 102
      3.9. Verilog HDL CLK edge 지정해주기 ... 102
      3.10. Verilog HDL의 인스턴스 NAME지정 ... 103
      3.11. Verilog HDL의 Reg ... 103
      3.12. Verilog HDL 계층설계 ... 103
      3.13. 예제를 통한 Verilog HDL 배우기 ... 104
Part 4. <B><FONT color ... #0000
   Chapter 1. 기초 개념 ... 111
      1.1. 수의 체계 ... 111
        1.1.1. 10진수체계 ... 111
        1.1.2. 2진수체계 ... 112
        1.1.3. 8진수체계 ... 112
        1.1.4. 16진수체계 ... 113
      1.2. 진법 변환 ... 114
        1.2.1. 2진수-10진수 변환 ... 114
        1.2.2. 10진수에서 2진수로 변환 ... 114
        1.2.3. 8진수를 10진수로 변환 ... 115
        1.2.4. 10진수를 8진수로 변환 ... 115
        1.2.5. 8진수를 2진수로 변환 ... 116
        1.2.6. 2진수를 8진수로 변환 ... 116
        1.2.7. 16진수를 10진수로 변환 ... 117
        1.2.8. 10진수를 16진수로 변환 ... 117
        1.2.9. 16진수를 2진수로 변환 ... 117
        1.2.10. 2진수를 16진수로 변환 ... 118
      1.3. BCD 코드 ... 118
      1.4. 3초과 코드(excess-e code) ... 119
      1.5. 그레이 코드(Gray code) ... 120
      1.6. 에러 검출을 위한 패리티 방법 ... 121
        1.6.1. 짝수 패리티(even parity)방법 ... 121
        1.6.2. 홀수 패리티(odd-parity) 방법 ... 122
   Chapter 2. 논리게이트 및 부울대수 ... 123
      2.1. 기본 논리 소자 ... 123
        2.1.1. AND 논리와 AND 게이트 ... 123
        2.1.2. OR 논리와 OR 게이트 ... 125
        2.1.3. NOT 논리와 NOT 게이트 ... 126
      2.2. 범용 논리 소자 ... 126
        2.2.1. NAND 게이트 ... 127
        2.2.2. NOR 게이트 ... 127
        2.2.3. XOR 게이트 ... 128
      2.3. 부울 대수(Boolean Algebra) ... 129
        2.3.1. 부울 대수의 가설(공리) ... 130
        2.3.2. 스위칭 대수(switching algebra) 정리 ... 131
        2.3.3. 부울 대수의 표현 ... 132
        2.2.4. 드모르간 정리 ... 133
      실습 1. 기본 논리 게이트 회로 및 동작 특성 ... 134
      실습 2. 범용 게이트 회로 및 동작 특성 ... 139
   Chapter 3. 조합논리회로 간소화 ... 147
      3.1. 부울대수에 의한 간소화 ... 148
        3.1.1. 논리식을 이용한 논리회로 설계 ... 149
        3.1.2. 진리표를 이용한 논리회로 설계 ... 150
        3.1.3. 부울 대수를 이용한 논리식 간소화 ... 150
        3.1.4. 논리식 항에 대한 최소항과 최대항의 표현 ... 153
      3.2. 카르노 맵 방법(Karnaugh map) ... 154
      실습 3. 부울스위칭 대수와 논리회로 간소화 ... 150
   Chapter 4. 조합논리회로 응용 ... 167
      4.1. 조합논리회로의 해석 및 설계 과정 ... 167
      4.2. 가산기와 감산기 및 응용 ... 168
        4.2.1. 반가산기와 전가산기 ... 168
        4.2.2. 반감산기와 전감산기 ... 172
      실습 4. 가산기, 감산기의 응용 및 설계 ... 176
      4.3. 승산기, 제산기 응용 ... 183
        4.3.1. 곱셈의 원리 ... 184
        4.3.2. 나눗셈의 원리 ... 186
      실습 5. 승산기, 제산기의 응용 및 설계 ... 187
      4.4. 디코더와 인코더 ... 190
        4.4.1. 디코더(Decoder) ... 190
        4.4.2. 인코더(Encoder) ... 191
        4.4.3. 7세그먼트 디코더 ... 193
      실습 6. 디코더, 인코더 및 BCD-7segment 디코더 ... 194
      4.5. 멀티플렉서 및 디멀티플렉서 ... 202
        4.5.1. 멀티플렉서(Multiplexer) ... 202
        4.5.2. 디멀티플렉서(demultiplexer) ... 204
        4.5.3. 멀티플렉싱 기법들 ... 205
      실습 7. 멀티플렉서와 디멀티플렉서 ... 206
   Chapter 5. 순차논리회로 응용 ... 213
      5.1. 순차논리회로의 해석 및 설계 과정 ... 214
      5.2. 래치와 플립플롭 ... 215
        5.2.1. RS 래치 ... 216
        5.2.2. Gated RS 래치 ... 217
        5.2.3. 플립플롭(Flip-Flop) ... 217
        5.2.4. D 플립플롭 ... 220
        5.2.5. JK 플립플롭 ... 221
        5.2.6. 플립플롭 ... 222
      실습 8. 플립플롭의 특성과 이해 ... 225
      5.3. 쉬프트 레지스터(shift register) ... 236
      실습 9. 쉬프트 레지스터의 동작 특성 ... 240
      5.4. 카운터(counter) ... 244
        5.4.1. 비동기식 카운터 ... 245
        5.4.2. 동기식 카운터 ... 248
      실습 10. 비동기 카운터와 동기 카운터 응용 ... 253
부록 : 데이터 시트(Data sheet) ... 263
색인 ... 281