목차
저자서문 ... ⅴ
역자서문 ... ⅸ
Chapter 1
서론 ... 1
1.1 논리 설계 ... 1
1.2 진법에 대한 간단한 복습 ... 4
1.2.1 16진수 ... 8
1.2.2 이진수의 덧셈 ... 9
1.2.3 부호있는 숫자 ... 11
1.2.4 이진수의 뺄셈 ... 15
1.2.5 분수, 혼합 수, 부동소수점 표현 ... 17
1.2.6 이진코드 십진수(Binary Coded Decimal, BCD) ... 20
1.2.7 기타 코드들 ... 22
1.3 문제풀이 ... 25
1.4 연습문제 ... 34
1.5 이 장의 테스트(50분) ... 37
PART l 논리설계 ... 39
Chapter 2 조합시스템 ... 39
2.1 조합시스템에 대한 설계 과정 ... 39
2.1.1 무관 조건 ... 43
2.1.2 진리표 작성 ... 44
2.2 스위칭 대수 ... 48
2.2.1 스위칭 대수의 정의 ... 49
2.2.2 스위칭 대수의 기본 법칙들 ... 53
2.2.3 대수 함수의 조작 ... 56
2.3 AND, OR, NOT 게이트를 이용한 함수 구현 ... 62
2.4 보수 ... 67
2.5 진리표로부터 대수식 작성 ... 70
2.6 NAND, NOR, Exclusive-OR 게이트 ... 75
2.7 대수식의 간소화 ... 82
2.8 대수 함수의 조작과 NAND 게이트 구현 ... 88
2.9 문제풀이 ... 96
2.10 연습문제 ... 113
2.11 이 장의 테스트(100분 혹은 50분 2회) ... 121
Chapter 3 카르노 맵 ... 125
3.1 카르노 맵 소개 ... 126
3.2 카르노 맵을 이용한 최소 합의곱(SOP) 표현 ... 136
3.3 DON'T CARES ... 147
3.4 곱의 합(Product of Sums: POS) ... 151
3.5 5변수 맵 ... 154
3.6 여러 개의 출력을 가진 문제 ... 159
3.7 문제풀이 ... 169
3.8 연습문제 ... 189
3.9 이 장의 테스트(100분, 혹은 두 번의 50분 시험) ... 192
Chapter 4 조합논리 시스템 설계 ... 197
4.1 반복시스템 ... 198
4.1.1 조합 논리회로에서의 지연시간 ... 198
4.1.2 가산기 ... 200
4.1.3 감산기와 가감산기 ... 204
4.1.4 비교기 ... 205
4.2 이진 디코더 ... 207
4.3 인코더와 우선순위 인코더 ... 213
4.4 멀티플렉서와 디멀티플렉서 ... 215
4.5 3상 게이트 ... 219
4.6 게이트 어레이 -ROM, PLA, PAL ... 221
4.6.1 ROM을 이용한 설계 ... 225
4.6.2 PLA(Programmable Logic Array)를 이용한 설계 ... 226
4.6.3 PAL(Programmable Array Logic)를 이용한 설계 ... 229
4.7 조합시스템의 테스트와 시뮬레이션 ... 233
4.7.1 Verilog의 소개 ... 233
4.8 보다 큰 예제들 ... 236
4.8.1 한자리 십진 가산기 ... 236
4.8.2 7-세그먼트 표시기 구동기 ... 238
4.9 문제풀이 ... 246
4.10 연습문제 ... 274
4.11 이 장의 테스트 ... 285
Chapter 5 순차 시스템의 분석 ... 289
5.1 상태표와 상태도 ... 291
5.2 래치 ... 295
5.3 플립플롭 ... 296
5.4 순차 시스템의 분석 ... 306
5.5 문제풀이 ... 317
5.6 연습문제 ... 328
5.7 이 장의 테스트(50분) ... 336
Chapter 6 순차 시스템 설계 ... 339
6.1 플립플롭 설계 기법 ... 345
6.2 동기 카운터 설게 ... 363
6.3 비동기 카운터 설계 ... 371
6.4 상태표와 상태도의 유도 ... 375
6.5 문제풀이 ... 389
6.6 연습문제 ... 406
6.7 이 장의 테스트(75분) ... 414
Chapter 7 대규모 순차 문제의 해결 ... 417
7.1 쉬프트 레지스터(Shift register) ... 417
7.2 카운터 ... 424
7.3 프로그램이 가능한 논리 디바이스(PLDs) ... 432
7.4 ASM도를 이용한 설계 ... 437
7.5 원 핫(one-hot) 인코딩 ... 441
7.6 순차 시스템에 대한 Verilog ... 442
7.7 더 복잡한 예제들 ... 444
7.8 문제풀이 ... 451
7.9 연습문제 ... 461
7.10 이 장의 테스트(25분) ... 465
PART Ⅱ 컴퓨터 설계 ... 467
Chapter 8 컴퓨터 기초 ... 467
8.1 워드의 구조 ... 470
8.1.1 명령어 형식(Instruction format)과 워드 크기 ... 470
8.1.2 데이터와 워드 크기 ... 473
8.2 레지스터 집합 ... 474
8.3 주소 지정 모드(Addressing Mode) ... 475
8.4 명령어 집합(Instruction set) ... 482
8.4.1 데이터 이동 명령 ... 482
8.4.2 산술 명령 ... 483
8.4.3 논리(Logic), 자리이동(Shift), 자리순환(Rotate) 명령어 ... 485
8.4.4 분기명령(Branch) ... 486
8.4.5 입／출력(Input／Output)과 가로채기(Interrupt) ... 486
8.4.6 명령어 시간 조절 ... 489
8.5 문제풀이 ... 490
8.6 연습문제 ... 496
8.7 이 장의 테스트(50분) ... 501
Chapter 9 컴퓨터 설계 기초 ... 505
9.1 데이터 이동 ... 507
9.2 제어 시퀀스(Sequence) ... 512
9.3 설계 기술 언어(DDL) ... 514
9.3.1 DDL의 사양(Specification) ... 521
9.3.2 타이밍 세분화(Refinement) ... 529
9.4 제어기의 설계 ... 532
9.5 문제풀이 ... 540
9.6 연습문제 ... 551
9.7 이 장의 테스트(90분) ... 558
Chapter 10 중앙처리장치(CPU)의 설계 ... 561
10.1 MODEL의 기술(Description) ... 561
10.1.1 메모리와 레지스터 집합 ... 561
10.1.2 주소지정 방식 ... 565
10.1.3 MODEL의 명령어 집합 ... 568
10.2 MODEL의 제어 시퀀스 ... 572
10.3 하드와이어드 제어기를 갖는 MODEL 제어 시퀀스의 구현 ... 581
10.4 저속 메모리를 가진 MODEL ... 585
10.5 마이크로프로그램 제어기 ... 587
10.6 문제풀이 ... 589
10.7 연습문제 ... 602
10.8 이 장의 테스트(75분) ... 609
Chapter 11 중앙처리장치를 넘어서 ... 613
11.1 임의 접근 메모리(Random Access Memory) ... 615
11.2 캐쉬 메모리 ... 621
11.3 이차 메모리 ... 628
11.4 가상 메모리 ... 630
11.5 인터럽트 ... 632
11.6 메모리 직접 접근 ... 637
Appendix
A : Summary of MODEL Controller Design ... 639
B : Answers to Selected Exercises ... 643
C : Chapter Test Answers ... 675
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