저자 및 역자 소개 ... 4
역자 머리말 ... 5
저자 머리말 ... 6
학습 로드맵 ... 13
강의 계획 ... 14
강의 보조 자료 및 참고자료 ... 15
주요 파라미터 및 상수 ... 16
Chapter 01 초미세 디지털 IC 설계
   01. 서론 ... 28
   02. IC 산업의 약사(略史) ... 30
   03. 디지털 로직 게이트 설계의 리뷰 ... 34
      1. 기본적인 로직 함수 ... 34
      2. 로직 회로의 구현 ... 37
      3. 잡음여유의 정의 ... 39
      4. 과도응답 특성의 정의 ... 40
      5. 전력 추정 ... 42
   04. <B><FONT color ... #0000
      1. MOS트랜지스터 구조 및 동작 ... 44
      2. CMOS 대 NMOS ... 46
      3. 초미세 인터커넥트 ... 48
   05. 디지털 회로의 컴퓨터 이용 설계(CAD) ... 53
      1. 회로 시뮬레이션 및 해석 ... 54
   06. 도전 과제 ... 56
   07. 요약 ... 61
   연습문제 ... 62
   참고문헌 ... 65
Chapter 02 MOS 트랜지스터
   01. 서론 ... 68
   02. MOS 트랜지스터의 구조 및 동작 ... 69
   03. MOS트랜지스터의 문턱전압 ... 74
   04. 1차 전류 - 전압 특성 ... 85
   05. 속도포화된 전류식의 유도 ... 90
      1. 고 전기장 효과 ... 92
      2. 속도포화된 소자의 전류 식 ... 95
   06. 알파-누승(累乘) 법칙 모델 ... 101
   07. 문턱이하 전도 ... 103
   08. MOS 트랜지스터의 커패시턴스 ... 105
      1. 박막 옥사이드 커패시턴스 ... 106
      2. Pn접합 커패시턴스 ... 108
      3. 오버랩 커패시턴스 ... 114
   09. 요약 ... 116
   연습문제 ... 119
   참고문헌 ... 123
Chapter 03 제조, 레이아웃 및 시뮬레이션
   01. 서론 ... 126
   02. IC 제조 기술 ... 127
      1. IC 제조 과정의 개요 ... 127
      2. IC 포토리소그래피 공정 ... 129
      3. 트랜지스터 제작 ... 131
      4. 도선 제작 ... 134
      5. 도선 커패시턴스 및 저항 ... 138
   03. 레이아웃 기본 ... 142
   04. 회로 시뮬레이션을 위한 MOS트랜지스터의 모델링 ... 146
      1. SPICE에서의 MOS 모델 ... 146
      2. MOS 트랜지스터의 규정 ... 147
   05. SPICE MOS 레벨 1 소자 모델 ... 150
      1. MOS 레벨 1 파라미터 추출 ... 152
   06. BSIM3 모델 ... 155
      1. BSIM3에서의 선별 과정 ... 156
      2. 단채널 문턱전압 ... 156
      3. 이동도 모델 ... 160
      4. 선형 및 포화 영역 ... 160
      5. 문턱이하 전류 ... 163
      6. 커패시턴스 모델 ... 164
      7. 소오스／드레인 저항 ... 165
   07. MOS 트랜지스터에서의 부가적인 효과 ... 166
      1. 양산 과정에서의 파라미터 변이 ... 166
      2. 온도 영향 ... 166
      3. 공급전압 변이 ... 168
      4. 전압 제한 ... 169
      5. CMOS 래치-업 ... 170
   08. 실리콘-온-인슐레이터(SOI) 기술 ... 172
   09. SPICE 모델 요약 ... 174
   연습문제 ... 179
   참고문헌 ... 184
Chapter 04 MOS 인버터 회로
   01. 서론 ... 186
   02. 전압전달특성 ... 186
   03. 잡음여유의 정의 ... 189
      1. 단일 잡음원의 잡음여유(SSNM) ... 190
      2. 다중 잡음원의 잡음여유(MSNM) ... 193
   04. 저항부하 인버터 설계 ... 196
   05. 부하소자로서의 NMOS트랜지스터 ... 205
      1. 포화 증진형 부하 ... 206
      2. 선형 증진형 부하 ... 211
   06. 상보 MOS(CMOS) 인버터 ... 212
      1. CMOS 인버터의 DC 해석 ... 212
      2. CMOS 인버터의 레이아웃 설계 ... 222
   07. 슈도 NMOS 인버터 ... 223
   08. 인버터 크기 결정 ... 226
   09. 3상 인버터 ... 230
   10. 요약 ... 231
   연습문제 ... 232
   참고문헌 ... 239
Chapter 05 스태틱 MOS 게이트 회로
   01. 서론 ... 242
   02. CMOS게이트 회로 ... 243
      1. 기본적인 CMOS 게이트 크기 결정 ... 245
      2. 팬 인 및 팬 아웃 고려사항 ... 249
      3. CMOS 게이트의 전압전달특성(VTC) ... 252
   03. 복합 CMOS 게이트 ... 257
   04. XOR 및 XNOR 게이트 ... 261
   05. 멀티리플렉서 회로 ... 262
   06. 플립플롭 및 래치 ... 263
      1. 기본적인 쌍안정 회로 ... 263
      2. SR 래치 ... 265
      3. JK 플립플롭 ... 268
      4. JK마스터 - 슬레이브 플립플롭 ... 270
      5. JK에지 트리거 플립플롭 ... 271
   07. D 플립플롭 및 래치 ... 272
   08. CMOS 게이트에서의 전력 소모 ... 276
      1. 다이내믹(스위칭) 전력 ... 277
      2. 스태틱(대기) 전력 ... 285
      3. 완전한 전력식 ... 287
   09. 전력 지연 상충관계 ... 287
   10. 요약 ... 291
   연습문제 ... 292
   참고문헌 ... 298
Chapter 06 고속CMOS 로직 설계
   01. 서론 ... 300
   02. 스위칭 시간해석 ... 302
      1. 게이트 크기 결정 리뷰 - 속도포화 효과 ... 306
   03. 상세 부하 커패시턴스 계산 ... 309
      1. 팬 아웃 게이트 커패시턴스 ... 309
      2. 셀프 커패시턴스 계산 ... 311
      3. 도선 커패시턴스 ... 318
   04. 입력 기울기를 고려한 개선된 지연 계산 ... 319
   05. 최적 경로지연을 위한 게이트 크기 결정 ... 328
      1. 최적 지연 문제 ... 328
      2. 인버터 체인 지연 최적화-F04 지연 ... 330
      3. NAND 및 NOR를 사용한 경로의 최적화 ... 336
   06. 로직 피로도를 이용한 경로의 최적화 ... 339
      1. 로직 피로도의 유도 ... 339
      2. 로직 피로도의 이해 ... 345
      3. 브랜치 피로도 및 부가부하 ... 350
   07. 요약 ... 354
   연습문제 ... 357
   참고문헌 ... 363
Chapter 07 전달 게이트 및 다이내믹 로직 설계
   01. 서론 ... 366
   02. 기본 개념 ... 367
      1. 패스 트랜지스터 ... 367
      2. 용량성 피드쓰루 ... 370
      3. 전하공유 ... 373
      4. 전하 손실의 다른 원인 ... 375
   03. CMOS 전송 게이트 로직 ... 375
      1. CMOS 전달 게이트를 이용한 멀티플렉서 ... 377
      2. CMOS 전송 게이트 지연 ... 382
      3. CMOS 전송 게이트의 로직 피로도 ... 389
   04. 다이내믹 D 레치 및 D 플립플롭 ... 390
   05. 도미노 로직 ... 394
      1. 도미노 게이트의 로직 피로도 ... 400
      2. 도미노 로직의 한계 ... 401
      3. 듀얼 레일(차동) 도미노 로직 ... 405
      4. 셀프 리셋 회로 ... 407
   06. 요약 ... 408
   연습문제 ... 409
   참고문헌 ... 417
Chapter 08 반도체 메모리 설계
   01. 서론 ... 420
      1. 메모리 구성 ... 420
      2. 메모리 유형 ... 423
      3. 메모리 타이밍 파라미터 ... 424
   02. MOS 디코더 ... 425
   03. 스태틱 RAM 셀의 설계 ... 429
      1. 스태틱 메모리의 동작 ... 429
      2. 읽기 동작 ... 433
      3. 쓰기 동작 ... 436
      4. SRAM 셀 레이아웃 ... 437
   04. SRAM 칼럼 I／O회로군 ... 439
      1. 칼럼 풀 업 ... 439
      2. 칼럼 선택 ... 442
      3. 쓰기 회로군 ... 444
      4. 읽기 회로군 ... 445
   05. 메모리 아키텍처 ... 445
   06. 요약 ... 456
   연습문제／설계과제 ... 457
   참고문헌 ... 463
Chapter 09 메모리 설계의 추가 토픽
   01. 서론 ... 466
   02. 내용 주소화 메모리(CAM) ... 467
   03. 필드 프로그래머블 게이트 어레이 ... 474
   04. 다이내믹 읽기-쓰기 메모리 ... 481
      1. 3트랜지스터 다이내믹 셀 ... 482
      2. 단일 트랜지스터 다이내믹 셀 ... 483
      3. 다이내믹 RAM의 외형 특성 ... 488
   05. 읽기 전용 메모리 ... 490
      1. MOS ROM 셀 배열 ... 490
   06. EPROM 및 E²PROM ... 494
   07. 플래시 메모리 ... 501
   08. FRAM ... 504
   09. 요약 ... 505
   연습문제 ... 507
   참고문헌 ... 511
Chapter 10 인터커넥트 설계
   01. 서론 ... 514
   02. 인터커넥트 RC 지연 ... 516
      1. 도선 저항 ... 516
      2. 엘모어 지연 계산 ... 518
      3. 긴 도선에서의 RC 지연 ... 522
   03. 매우 긴 도선에서의 버퍼 삽입 ... 527
   04. 인터커넥트 커플링 커패시턴스 ... 532
      1. 커플링 커패시턴스의 성분 ... 532
      2. 지연에 대한 커플링 영향 ... 538
      3. 용량성 잡음 혹은 크로스토크 ... 542
   05. 인터커넥트 인덕턴스 ... 544
   06. 안테나 효과 ... 549
   07. 요약 ... 553
   연습문제 ... 556
   참고문헌 ... 559
Chapter 11 전원 격자 및 클록 설계
   01. 서론 ... 562
   02. 전력 분배 설계 ... 562
      1. IR강하 및 Ldi／dt ... 564
      2. 일렉트로-마이그레이션 ... 7
      3. 전원 배선 고려사항 ... 570
      4. 디커플링 커패시턴스 설계 ... 573
      5. 전력 분배 설계 예제 ... 575
   03. 클록킹 및 타이밍 이슈 ... 579
      1. 클록의 정의 및 계량 ... 579
      2. 클록 스큐 ... 581
      3. 클록 및 FF에 대한 잡음의 영향 ... 584
      4. 클록에서의 전력 소모 ... 586
      5. 클록 발생 ... 587
      6. 고성능 설계를 위한 클록 분배 ... 589
      7. 클록 분배망의 예 ... 592
   04. 위상동기 루프／지연동기 루프 ... 594
      1. PLL 설계 고려사항 ... 596
      2. 클록 분배 요약 ... 603
   연습문제 ... 605
   참고문헌 ... 609
부록
   Appendix A｜SPICE의 간단한 소개 ... 611
   Appendix B｜바이폴라 트랜지스터 및 회로 ... 631
찾아보기 ... 650