목차 일부
제1장 수의 체계
1.1 수의 표현 ... 15
1.2 2진수 ... 18
1.3 8진수 ... 20
1.4 16진수 ... 23
1.5 2진수의 4칙 연산 ... 25
1.5.1 양수와 음수 ... 26
1.5.2 2진수의 덧셈 ... 29
1.5.3 2진수의 뺄셈 ... 31
1.5.4 2진수의 곱셈 ... 33
1.5.5 2...
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제1장 수의 체계
1.1 수의 표현 ... 15
1.2 2진수 ... 18
1.3 8진수 ... 20
1.4 16진수 ... 23
1.5 2진수의 4칙 연산 ... 25
1.5.1 양수와 음수 ... 26
1.5.2 2진수의 덧셈 ... 29
1.5.3 2진수의 뺄셈 ... 31
1.5.4 2진수의 곱셈 ... 33
1.5.5 2진수의 나눗셈 ... 34
1.6 수의 표현 ... 36
1.6.1 고정 소수점 ... 36
1.6.2 부동 소수점 표현 ... 37
제2장 디지털 코드
2.1 BCD 코드 ... 41
2.2 3초과 코드 ... 43
2.3 그레이 코드 ... 44
2.4 문자 코드 ... 45
2.5 오류 검사 코드 ... 48
제3장 논리 게이트
3.1 AND 게이트 ... 55
3.2 OR 게이트 ... 56
3.3 NOT 게이트 ... 57
3.4 버퍼 ... 58
3.5 NAND 게이트 ... 59
3.6 NOR 게이트 ... 60
3.7 배타적 OR 게이트 ... 61
3.8 배타적 NOR 게이트 ... 62
3.9 논리 게이트의 성질 ... 63
3.9.1 팬 아우트 ... 63
3.9.2 전력 소모 ... 64
3.9.3 전파 지연 시간 ... 64
3.9.4 잡음 허용치 ... 65
3.9.5 논리 계열의 특성 ... 65
제4장 부울 대수
4.1 부울 대수 ... 70
4.1.1 논리곱 ... 70
4.1.2 논리합 ... 71
4.1.3 논리 부정 ... 71
4.2 부울 대수의 기본 법칙 ... 72
4.2.1 교환법칙(commutative law) ... 72
4.2.2 결합법칙(associative law) ... 72
4.2.3 분배법칙(distributive law) ... 73
4.3 부울 대수의 규칙 ... 74
4.4 드 모르간의 정리 ... 78
제5장 논리식의 간소화
5.1 표준 논리식의 유도 ... 83
5.1.1 논리곱의 합 ... 83
5.1.2 논리합의 곱 ... 85
5.1.3 부울 함수의 정형 ... 88
5.2 논리식의 간소화 ... 90
5.3 카르노 도(Kamaugh map) ... 91
5.3.1 논리 변수가 2개인 경우의 카르노 도 ... 91
5.3.2 논리 변수가 3개인 경우의 카르노 도 ... 93
5.3.3 논리 변수가 4개인 경우의 카르노 도 ... 98
5.3.4 논리 변수가 5, 6개인 경우의 카르노 도 ... 103
5.4 무관계 조건(don't care condition) ... 105
5.5 테이블 방법 ... 109
5.5.1 Pi(Prime implicant)의 결정 ... 110
5.5.2 Pi(Prime implicant) Chart 작성 ... 114
제6장 조합 논리회로
6.1 가산기 ... 121
6.1.1 반가산기(half adder) ... 124
6.1.2 전가산기(full adder) ... 125
6.2 감산기(Subtracter) ... 132
6.2.1 반감산기 ... 132
6.2.2 전감산기(full subtracter) ... 134
6.2.3 병렬 2진 4비트 감산기 ... 136
6.3 디코더(Decoder) ... 138
6.3.1 2비트 4라인 디코더(2-to-4 line decoder) ... 138
6.3.2 3비트 8라인 디코더(3-to-8 line decoder) ... 141
6.3.3 4비트 16라인 디코더(4-to-16 line decoder) ... 143
6.3.4 BCD-10진 디코더(BCD to decimal decoder) ... 148
6.3.5 BCD-7 세그멘트 디코더(BCD to 7 segment decoder) ... 153
6.4 인코더(Encoder) ... 160
6.4.1 8라인 3비트 인코더(8 line 3bit encoder) ... 160
6.4.2 10진 BCD 인코더(Decimal-to-BCD encoder) ... 162
6.4.3 10진 BCD 우선 순위 인코더(Decimal-to-BCD priority function encoder) ... 163
6.5 비교기(Comparator) ... 171
6.6 디멀티플렉서(Demultiplexer) ... 178
6.7 멀티플렉서(Multiplexer) ... 180
제7장 순서 논리회로
7.1 플립플롭의 개요 ... 190
7.2 기본 RS 플립플롭(flip flop) ... 195
7.2.1 NOR 게이트로 구성한 RS 플립플롭 ... 195
7.2.2 NAND 게이트로 구성한 RS 플립플롭 ... 197
7.3 클럭형 RS 플립플롭 ... 197
7.4 에지 트리거드 RS 플립플롭 ... 200
7.5 주종 RS 플립플롭(Master slave RS flip flop) ... 204
7.6 JK 플립플롭(JK flip flop) ... 207
7.7 에지 트리거드 JK 플립플롭(Edge triggered JK flip flop) ... 210
7.8 주종 JK 플립플롭(Master slave JK flip flop) ... 212
7.9 D 플립플롭(D flip flop) ... 214
7.10 에지 트리거드 D 플립플롭(Edge triggered D flip flop) ... 215
7.11 주종 D 플립플롭(Master slave D flip flop) ... 217
7.12 T 플립플롭(T flip flop) ... 217
7.13 에지 트리거트 T 플립플롭(Edge triggered T flip flop) ... 219
7.14 비동기 입력 ... 220
7.15 순서 논리 회로의 분석 ... 222
7.15.1 상태표 ... 222
7.15.2 상태도 ... 223
7.15.3 상태식 ... 224
제8장 카운터
8.1 카운터의 설계 ... 230
8.2 비동기 카운터 ... 234
8.2.1 2진 비동기 카운터 ... 234
8.2.2 2진 하향 비동기 카운터 ... 236
8.2.3 BCD 비동기 카운터 ... 238
8.3 동기 카운터 ... 240
8.3.1 2진 동기 카운터 ... 240
8.3.2 BCD 동기 카운터 ... 243
8.3.4 병렬 load를 가진 2진 카운터 ... 245
8.3.5 up-down 카운터 ... 247
제9장 레지스터
9.1 레지스터(Register) ... 251
9.1.1 병렬 로드(Parallel load) 레지스터 ... 252
9.1.2 순서 논리 회로(Sequential logic circuit)의 구현 ... 255
9.2 시프트 레지스터(Shift register) ... 257
9.2.1 직렬입력-직렬출력 시프트 레지스터 ... 257
9.2.2 직렬입력-병렬출력 시프트 레지스터 ... 258
9.2.3 병렬입력-직렬출력 시프트 레지스터 ... 259
9.2.4 병렬입력-병렬출력 시프트 레지스터 ... 261
9.3 양방향 시프트 레지스터 ... 262
9.4 범용 시프트 레지스터 ... 263
9.5 직렬 시프트 레지스터 카운터 ... 264
9.5.1 링 카운터 ... 265
9.5.2 존슨 카운터 ... 266
제10장 메모리
10.1 메모리의 개요 ... 271
10.2 반도체 메모리의 분류 ... 275
10.2.1 접근 방법에 의한 분류 ... 276
10.2.2 소멸성 / 비소멸성에 의한 분류 ... 276
10.2.3 기억방식에 의한 분류 ... 277
10.2.4 기록 기능에 의한 분류 ... 277
10.3 RAM(Random access memory) ... 278
10.3.1 SRAM ... 279
10.3.2 DRAM ... 283
10.4 ROM ... 286
10.4.1 마스크 ROM ... 289
10.4.2 PROM ... 289
10.4.3 EPROM ... 290
10.4.4 EEPROM ... 290
10.5 프로그램 논리 장치 ... 290
10.5.1 PLA ... 291
10.5.2 PLA ... 295
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