목차 일부

CHAPTER 01. 디지털 시스템 설계 개요
   1.1. 디지털 시스템의 발전사 ... 16
      조지 부울(George Boole) ... 16
      클로드 섀넌(Claude E. Shannon) ... 16
      존 에커트(John P. Eckert)와 존 모클리(John Mauchly) ... 17
      폰 노이만(von Ne...

더보기

목차 전체

CHAPTER 01. 디지털 시스템 설계 개요
   1.1. 디지털 시스템의 발전사 ... 16
      조지 부울(George Boole) ... 16
      클로드 섀넌(Claude E. Shannon) ... 16
      존 에커트(John P. Eckert)와 존 모클리(John Mauchly) ... 17
      폰 노이만(von Neumann) ... 17
      윌리암 쇼클리(William Bradford Shockley) ... 17
      잭 킬비(Jack St. Clair Kilby)와 로버트 노이스(Robert Noyce) ... 18
   1.2. Moore의 법칙 ... 18
   1.3. 마이크로프로세서 ... 20
   1.4. 컴퓨터를 이용한 설계(Computer Aided Design) ... 22
CHAPTER 02. 디지털 시스템 설계 프로세스
   2.1. 디지털 회로란? ... 26
   2.2. 디지털 집적회로 설계 방식 ... 28
      Full Custom(완전 주문형) 설계 ... 28
      Semi-Custom(반 주문형) 설계 ... 28
      프로그래밍이 가능한 방식 ... 29
      멀티코어(Multi-Core) ... 32
   2.3. 집적회로 설계 합성 및 설계 단계 ... 33
      하드웨어 설계 단계 ... 35
   2.4. 설계 공간(Design Space) 탐색 및 최적화(Optimality) ... 48
   연습문제 ... 53
CHAPTER 03. 디지털 논리회로 표현 방식
   3.1. 아날로그와 디지털 신호의 차이점 ... 56
   3.2. 논리 1과 논리 0에 대한 전압 수준 영역 ... 59
   3.3. 디지털 스위치(Switch) ... 61
   3.4. 논리 연산자(Logical Operators) ... 63
   3.5. 진리표를 이용한 논리회로 설계 표현 방식 ... 63
   3.6. Boolean Algebra을 이용한 논리회로 표현 방식 ... 66
   3.7. 디지털 설계의 게이트 표현 방식 ... 67
   3.8. 타이밍 다이어그램을 이용한 디지털 회로 표현 방식 ... 69
   3.9. 디지털 회로의 블록을 사용한 표현 방식 ... 70
   연습문제 ... 73
CHAPTER 04. 디지털 논리 게이트의 종류 및 구조
   4.1. NAND 네트워크와 NOR 네트워크 ... 83
   4.2. CMOS 기본 논리 게이트의 동작 ... 86
      CMOS 인버터 ... 88
      CMOS NAND 게이트 ... 89
      CMOS NOR 게이트 ... 90
   4.3. 일반 CMOS 논리 게이트 ... 92
   연습문제 ... 96
CHAPTER 05. 논리 최소화(Logic Minimization)의 기초
   5.1. 불리언 대수(Boolean Algebra) ... 108
   5.2. 논리 함수를 게이트로 표현하는 방법 ... 109
   5.3. 논리 함수 최소화의 목적 ... 110
   5.4. 다양한 논리 구현 방법들 ... 111
   5.5. 논리 최소화를 위한 불리언 대수 법칙 ... 113
   5.6. 불리언 대수의 공리를 이용한 이론 증명(Proving Theorem) 방법 ... 115
   5.7. 섀넌의 확장 이론(Shannon's Expansion Theorem) ... 117
   5.8. 2-레벨 로직 정규 형태(2-Level Logic Canonical Form) ... 118
      곱의 합 형태 ... 118
      합의 곱 형태 ... 119
   5.9. 2-레벨 논리회로 최소화(Two-level Logic Minimization)의 기초 ... 120
   5.10. 불리언 큐브(Boolean Cubes) ... 122
   5.11. 카노 맵 방법(Karnaugh Map Method) ... 124
      카노 맵(Karnaugh Map) 예제(4 variables) ... 127
      카노 맵을 이용한 최대항 최소화 ... 128
      돈 케어를 이용한 카노 맵(Karnaugh Map: Don't Cares) 최소화 ... 129
      관련항, 주관련항, 필수 주관련항에 대한 정의 ... 129
      카노 맵을 이용하여 최소화된 곱의 합 구하는 알고리즘 ... 130
      5-변수 카노 맵 ... 132
      6-변수 카노 맵 ... 132
   연습문제 ... 135
CHAPTER 06. 2-레벨 논리 최소화 알고리즘
   6.1. 2-레벨 논리회로 최소화 알고리즘의 복잡도 ... 151
   6.2. 주관련항(Prime Implicant) 이론 ... 153
   6.3. 테이블을 이용하여 주관련항(Prime Implicant)을 찾는 방법 ... 154
   6.4. 퀸 맥클러스키의 논리회로 최소화 방법 ... 156
   6.5. 에스프레소(Espresso) 알고리즘 ... 162
   6.6. 2-레벨 논리회로의 POS 최소화 방법 ... 168
   연습문제 ... 173
CHAPTER 07. 멀티-레벨 논리 합성
   7.1. 멀티-레벨 논리회로의 장점 ... 186
   7.2. 불리언 함수를 NAND 또는 NOR 네트워크로 변환하는 방법 ... 188
   7.3. AOI를 이용한 멀티-레벨 논리 설계 ... 191
   7.4. 논리 인수분해(Logic Factorization)를 이용한 멀티-레벨 논리 최적화 ... 194
   7.5. 멀티-레벨 논리 최적화 알고리즘 ... 195
      인수분해 ... 197
      분해 ... 199
      치환과 역치환 ... 200
      추출 ... 202
   7.6. 기술 매핑(Technology Mapping) ... 204
      기술 매핑이란 ... 205
      트리분할을 이용한 기술 매핑 ... 209
      저전력기술매핑 ... 212
   7.7. BDD(Binary Decision Diagram) ... 213
      섀넌(Shannon)의 확장이론 ... 213
      BDD 구축과정 ... 214
      BDD 간소화 방법 ... 216
      BDD를 이용한 다중기의 설계 ... 219
      BDD를 이용한 정형적 검증 ... 220
   연습문제 ... 223
CHAPTER 08. 지연시간과 타이밍
   8.1. 게이트 지연시간의 개념 ... 236
      상승시간과 하강시간 ... 237
      게이트 지연이 발생하는 이유 ... 239
   8.2. 조합회로에서의 지연시간 ... 240
   8.3. 연결선 지연시간 단축 방법 ... 242
   8.4. 지연시간을 이용한 펄스 발생기 설계 ... 245
   8.5. 해저드(Hazard) ... 245
   연습문제 ... 252
CHAPTER 09. 조합 논리회로의 구현 기술
   9.1. PLD(프로그래머블 로직 디바이스) ... 260
   9.2. CMOS 트랜스미션 게이트를 이용한 멀티플렉서 설계 ... 268
   9.3. 복호기(Decoder)의 설계 ... 276
   9.4. ROM(Read Only Memory)을 이용한 일반회로 설계 ... 279
   연습문제 ... 283
CHAPTER 10. 논리 연산 회로
   10.1. 수 시스템(Number System) ... 305
      Sign Magnitude 표현 방식 ... 305
      Two's complement 표현 방식 ... 307
      부동 소수점 수(Floating Number) ... 308
   10.2. 이진수의 덧셈 ... 308
      기본 가산기 회로의 설계 ... 311
      리플 캐리 가산기의 설계 ... 312
      캐리 룩 어헤드 가산기의 설계 ... 320
      캐리 스킵(Carry Skip) 가산기의 설계 ... 324
      캐리 선택(Carry Select) 가산기의 설계 ... 325
      캐리 세이브 가산기의 설계 ... 327
   10.3. ALU(Arithmatic Logic Unit) 설계 ... 329
   10.4. 곱셈기 설계 ... 331
      조합 곱셈기(Combinational Multiplier) ... 332
      부스 곱셈기(Booth Multiplier) ... 335
   연습문제 ... 338
CHAPTER 11. 플립플롭, 레지스터와 클록
   11.1. 순차 네트워크(Sequential Network) ... 354
   11.2. 래치(Latch) ... 356
      RS 래치(Latch) ... 356
      Level sensitive RS 래치 ... 359
      Level sensitive D 래치 ... 361
      T 래치 ... 362
      JK 래치 ... 363
   11.3. 플립플롭(Flip-Flop) ... 363
      Master Slave JK F／F ... 366
      Master Slave D F／F ... 367
   11.4. 레지스터(Registers) ... 369
      기본 레지스터(Register) ... 369
   11.5. 시프트 레지스터(Shift Register) ... 374
      시프트 레지스터(shift register) ... 374
   11.6. 카운터(counter) ... 377
      2 나누기 카운터 ... 377
      4 나누기 카운터 ... 378
      8 나누기 카운터 ... 379
      비동기식 카운터 ... 380
      동기식 카운터 ... 381
      Binary up-counter ... 383
      복잡한 카운터의 설계 ... 384
      F／F 종류에 따른 카운터 비교 ... 388
   11.7. 시프트 레지스터(Shifter Register)와 클록 ... 392
   연습문제 ... 398
CHAPTER 12. 유한상태 머신(Finite State Machine)
   12.1. FSM의 구조 및 동작원리 ... 414
   12.2. 자판기의 FSM 설계 ... 417
   12.3. Moore 머신과 Mealy 머신 ... 422
   12.4. 스트링 패턴 인식기 ... 424
   12.5. 교통신호 제어기 설계 ... 428
   12.6. FSM 상태 최소화 ... 430
      상태 최소화 기법: 행 매칭(Row Matching) 방법 ... 433
      관련항 차트(Implicant Chart)를 이용한 상태 최소화 ... 437
   12.7. FSM 상태 할당 ... 442
      상태 할당의 복잡도 ... 443
      상태할당의 개선된 방법 ... 446
      원 핫 인코딩을 이용한 상태할당 ... 450
      FF의 종류에 따른 상태할당 ... 450
   연습문제 ... 456
부록 ... 503
   부록 1. Modelsim_6.2g_webpack_설치매뉴얼 ... 504
   부록 2. HDL 실습 예제 ... 520
   부록 3. 문제기반학습(Problem-Based Learning) 소개 ... 547

더보기 닫기