목차 일부
제1편 VHDL이란?
제1장 ASIC 설계 기초 ... 10
1.1 ASIC의 개요 ... 10
1.2 반도체 설계 기술의 분류 ... 10
1.3 PLD ... 13
1.3.1 CPLD란? ... 13
제2장 VHDL의 일반사항 ... 16
2.1 VHDL 설계 ... 16
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목차 전체
제1편 VHDL이란?
제1장 ASIC 설계 기초 ... 10
1.1 ASIC의 개요 ... 10
1.2 반도체 설계 기술의 분류 ... 10
1.3 PLD ... 13
1.3.1 CPLD란? ... 13
제2장 VHDL의 일반사항 ... 16
2.1 VHDL 설계 ... 16
2.2 VHDL의 합성 ... 19
2.3 배치 및 배선 ... 90
2.4 VHDL의 시뮬레이션 ... 20
2.5 VHDL의 특징 ... 21
2.5.1 VHDL의 장점 ... 21
2.5.2 VHDL의 문제점 ... 22
제3장 VHDL 기초 및 문장 구성 ... 23
3.1 VHDL의 식별어 ... 23
3.1.1 기본 식별어 ... 23
3.3 VHDL의 예약 ... 25
3.3 VHDL 설계 구조 ... 26
3.4 VHDL에서 사용하는 라이브러리 및 패키지 ... 27
3.5 Entity 선언 ... 28
3.5.1 VHDL의 자료형 ... 29
3.5.2 Generic ... 34
3.5.3 Port ... 35
3.6 Archtecture ... 36
3.7 연산자 ... 38
3.7.1 신호 대입문 ... 39
3.7.2 논리 연산자 ... 39
3.7.3 산술연산자 ... 41
3.7.4 관계 연산자 ... 44
3.7.5 시프트 및 로테이트 연산자 ... 45
3.8 데이터 객체형 ... 47
3.8.1 신호 ... 47
3.8.2 변수와 상수 ... 49
3.8.3 파일 ... 51
제4장 VHDL의 문장 표현 방법 ... 55
4.1 자료흐름적 표현 기술 ... 56
4.1.1 선택적 병행 처리문 ... 56
4.1.2 조건적 병행 처리문 ... 57
4.1.3 "with~select~when"문과 "when~else"문의 비교 ... 58
4.2 동작적 표현 기술 ... 60
4.2.1 process문 ... 60
4.2.2 "if~then~else"문 ... 64
4.2.3 "case" 문 ... 73
4.2.4 반복 제어문 ... 76
4.2.5 신호 할당문 ... 82
4.2.6 대기문("Wait" 문) ... 84
4.2.7 단언문("Assert" 문) ... 85
4.3 구조적 표현 기술 ... 88
4.3.1 Component문 ... 88
4.3.2 생성문("for~generate" 문) ... 90
4.4 구성 ... 94
4.4.1 구성 명세 ... 94
4.4.2 구성 선언 ... 97
4.5 라이브러리와 패키지 ... 100
4.5.1 라이브러리 ... 100
4.5.2 패키지 ... 102
4.6 부 프로그램 ... 106
4.6.1 프로시쥬어 ... 106
4.6.2 함수 ... 106
4.6.3 그 외의 문장 ... 113
제2편 VHDL의 활용
제5장 VHDL을 이용한 디지털 논리회로 설계 ... 118
5.1 실습장치(MDA-ASIC) ... 118
5.2 Architecture Body의 표현방식 ... 127
5.3 기본게이트 ... 129
5.3.1 2-입력 기본게이트 설계 ... 129
5.3.2 3-입력 기본게이트 설계 ... 136
5.3.3 3-스테이트 버퍼 설계 ... 147
5.3.4 출력을 공통으로 사용하는 3-스테이트 버퍼 설계 ... 153
5.4 조합논리회로 ... 159
5.4.1 반ㆍ가산기 설계 ... 159
5.4.2 전ㆍ가산기 설계 ... 164
5.4.3 전ㆍ가감산기 설계 ... 174
5.4.4 BCD-3초과 코드 변환기 설계 ... 183
5.4.5 4비트 병렬 가산기 설계 ... 190
5.4.6 4비트 크기 비교기 설계(1) ... 199
5.4.7 4비트 비교기 설계(2) ... 207
5.4.8 디코더 설계 ... 213
5.4.9 인코더 설계 ... 224
5.4.10 데이터 셀렉터 설계 ... 233
5.4.11 패리티 발생기 및 검사기 설계 ... 239
제6장 순차 논리회로 ... 253
6.1 플립플롭의 이론적 배경 ... 353
6.2 VHDL에서 플립플롭 설계방법 ... 256
6.3 플립플롭 설계 ... 257
6.3.1 기본적인 플립플롭 설계 ... 257
6.3.2 플립플롭 설계 ... 262
6.3.3 동기／비동기식 리셋 기능 D 플립플롭 설계 ... 207
6.3.4 레벨에서 동작하는 D 래치 설계 ... 273
6.4 카운터 ... 277
6.4.1 리셋 기능이 있는 카운터설계 ... 278
6.4.2 로드 기능이 있는 카운터 설계 ... 286
6.4.3 리플 카운터 설계 ... 291
6.5 레지스터 ... 297
6.5.1 레지스터 파일 설계 ... 297
6.5.2 시프트 레지스터 설계 ... 302
6.5.3 로드 가능한 양방향 시프트 레지스터 설계 ... 310
6.6 서브프로그램 연습 ... 315
6.6.1 ALU 설계 ... 315
6.6.2 2의 보수 함수 설계 ... 321
6.6.3 그레이ㆍ코드 카운터 설 ... 326
6.6.4 배럴ㆍ시프터 설계 ... 331
제7장 응용 ... 338
7.1 스테이트 머신 ... 338
7.2 상태도, 상태표란? ... 340
7.3 스테이트 머신 설계 연습 ... 346
7.3.1 비동기 클리어가 있는 4비트 레지스터 설계 ... 346
7.3.2 4비트 시프트 레지스터 설계 ... 350
7.3.3 교통 신호등 설계 ... 353
7.4 디지털 시계 설계 ... 360
7.5 스텝 모터 제어 ... 366
7.5.1 스텝 모터 동작 방법 ... 306
7.5.2 스텝 모터의 사양 ... 369
7.5.3 스텝 모터 드라이버 ... 369
7.5.4 1상 여자로 스텝 모터 제어 ... 370
7.5.5 1상, 1-2상 여자로 스텝 모터 제어 ... 377
7.6 D／A 컨버터 설계 ... 387
7.6.1 R-2R 래터의 D／A 컨버터 ... 387
7.6.2 D／A 컨버터 인터페이스 ... 388
7.6.3 D／A 컨버터 설계 ... 389
7.7 D／A 컨버터 설계 ... 393
7.7.1 축차 비교형 A／D 컨버터 ... 394
7.7.2 축차 비교형 A／D 컨버터 인터페이스 ... 395
7.7.3 A／D 컨버터 설계 ... 395
7.8 UART 설계 ... 400
7.8.1 UART 기능 ... 400
7.8.2 UART 인터페이스 ... 403
7.8.3 데이터 통신용 IC 설계 ... 403
부록 1. WebPACK ISE Project Navigator 사용법 ... 430
부록 2. ALTERA MAX+plus 사용법 ... 443
부록 3. Xilinx Spartan-Ⅱ 2.5V Family ... 461
부록 4. ALTERA 디바이스 ... 508
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